완벽한 디바운싱 회로

하드웨적으로 채터링을 막을 때 스위치와 캐패시터를 병렬로 놓는 것이 일반적인 디바운싱 회로다. 적절한 값의 저항과 캐패시터를 구성해도 GPIO 단자와 캐패시터의 노드가 연결되었기 때문에 실제 GPIO 입력에는 충전, 방전되는 캐패시터의 전압이 들어가게 된다.

 

하지만 디지털 논리를 인식하는 레벨을 확인하면 5V 기준으로 0.8~2V는 정의되지 않는 논리영역이다. 따라서 플로팅 상태와 같아 예상치 못한 입력이 들어갈 수 있다. 따라서 완벽한 회로라고는 할 수 없다.

 

http://www.labbookpages.co.uk/electronics/debounce.html